Vernetzt Intel demnächst RAM mit Triple-Channel?


Erschienen: 12.06.2007, 08:45 Uhr, Quelle: xbitlabs.com, Autor: Alexander Hille

Wer der englischen Sprache mächtig ist, der findet derzeit auf der Seite unserer Kollegen von X-bit labs einen interessanten Artikel, indem es um Neuerungen in Intels, für 2008 angekündigten, "Bloomfield" geht. Hinter dieser Bezeichnung verbirgt sich in erster Linie ein weiterer Quad-Core-Prozessor; dieser aber auf Basis der noch in der Entwicklung stehenden "Nehalem"-Architektur. Die aktuelle "Core"-Architektur, wie sie derzeit bei den verschiedenen Core-, Core2- und bei den, noch dieses Jahr kommenden, "Penryn"-Prozessoren zu finden ist, soll erst im nächsten Jahr von "Nehalem" abgelöst werden.
Erst vor kurzem berichteten wir noch über ein auf der Computex gezeigtes V8-Penryn-System, welches insgesamt acht Kerne aufwies und eindrucksvoll zeigen konnte, dass Intel auch im Bereich Pro-MHz-Leistung stark aktiv ist. Diese Penryn-Prozessoren sind noch nicht einmal käuflich zu erwerben, da dringen schon wieder Gerüchte über dessen Nachfolger ans Tageslicht, in denen es um die so gesehene übernächste Generation geht.
In diesen aktuellen Spekulationen, und so muss man diese noch betrachten, da sich Intel ja noch komplett bedeckt hält zu dem Thema, geht es um einen skalierbaren Memory-Controller, welcher in der Lage sein soll, neben Single- und Dual-, nun auch noch Triple-Channel zu unterstützen, dann aber definitiv mit Verwendung von DDR3-Speicher. Als Rechenbeispiel gibt man, bei Verwendung von PC3-12800 (DDR3-1600)-Speicher, eine theoretische Bandbreite von 38,4 GB an, welche das 1,8-fache der derzeitig maximalen 21,3 GB darstellen würde.

Allzu ungewöhnlich wäre dieser Schritt nicht, bedenkt man nur die derzeitigen Technologien: Intel variiert zum Beispiel in aktuellen Prozessoren schon die Cache-Größe der einzelnen Kerne, je nachdem wo eben mehr oder weniger Cache benötigt wird; AMD hingegen kann Hypertransport-Links zu- oder auch abschalten, was aber bislang nur in Multiprozessoren-Systemen zum Einsatz kam. Ein skalierbarer Speichercontroller wäre da nur ein weiterer logischer Schritt, auch im Hinblick auf integrierte Grafikchips in Prozessoren, welche Intel bislang wohl für 2009 geplant hat. Diese basieren dann noch auf der Nehalem-Architektur und werden vorraussichtlich schon in 32 nm hergestellt.

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Kommentare (14)Zum Thread »

1) BigWhoop (12.06.2007, 11:25 Uhr)
oh mann sie sollten eher mal daran denken den RAM multithreading zu machen damit erstmal die jetzt vorhandenen Dualcore dort richtig mit arbeiten können Augen rollen
2) Babe (12.06.2007, 12:15 Uhr)
Zitat:
Original von BigWhoop
RAM multithreading zu machen

Was meinst du damit?
3) BigWhoop (12.06.2007, 12:16 Uhr)
naja im moment können die cpus nicht beide gleichzeitig auf den ram zugreifen sondern sie teilen sich den. Dies ist ein enormer Performance verlust !

Was bringen einem 80 CPU´s ... wenn dort immer nur die gleichen cpus adressieren können smile Noch ist kein reines Multithreading möglich auch wenn das immer so angepriesen wird da 2 CPU´s ... hast du zwei anwendungen die viel im RAM machen zieht das performance und das enorm !

Vielleicht kommt Max hier mal vorbei und erläutert das besser als ich es kann unglücklich
4) Empy (12.06.2007, 16:26 Uhr)
Ist doch ganz klar, dass mehr CPU-Leistung höhere RAM-Übertragungsraten vorraussetzt. Aber genau die werden durch Triple-Channel erreicht. So können analog zum Dual-Channel 3 Module "zusammenarbeiten" und die Übertragungsrate wird um 50% erhöht. Außerdem werden so 1.5 und 3GB-Lösungen mit guter Geschwindigkeit möglich (atm halt nur 1,2,4GB). Das die Kerne sich den RAM Teilen kann kein Nachteil sein (siehe C2D- und Pentium D-Prozessoren, die sich ihren Cache teilen, was den Vorteil hat, das ein Kern den gesamten Cache nutzen kann, falls der andere ihn nicht benötigt).
5) BigWhoop (12.06.2007, 16:44 Uhr)
Leider kann halt so kein wirkliches Multithreading erfolgen. Was wohl an zu streben ist. Es geht hier nicht um die Bandbreite Augenzwinkern
6) Slugger (12.06.2007, 17:36 Uhr)
So wie ich es verstanden habe wollte BigWhoop sagen, dass es sinnlos ist 20 CPUs zusammen zustecken wenn trotzdem alle auf den selben Speicher zugreifen.
Also sollte man den Speichercontroller so aufbauen wie die CPUs jeder Kern bekommt seinen eigenen Speicher. Nur muss dann auch die 1. CPU auf den Speicher der 2. zugreifen können und umgekehrt.
Was aber wohl kein Problem sein sollte wenn man den Hauptspeicher genau so arbeiten lässt wie den Cache.
7) BigWhoop (12.06.2007, 17:45 Uhr)
genau das wäre das was passieren muss ... sie müssen den kompletten speicher benutzen können und das abstimmen und genau das geht heute noch nicht.

Jeder einen eigenen wäre halt schlecht aber das ist wohl auch anders möglich.

Danke für die, wie ich finde, bessere erklärung
8) Gast (12.06.2007, 17:53 Uhr)
für die Geschwindigkeit wäre es natürlich am besten, den gesamten RAM gleich mit auf den Prozessor-Chip zu bauen, nicht nur den Cache. Dann könnte jeder Core auf seinen eigenen RAM zugreifen, und zwar mit der vollen internen Geschwindigkeit. Dann wäre es auch wirklich sinnvoll die GPU mit auf den Chip zu packen. So wie es jetzt angekündigt ist, ohne eigenen Grafikspeicher, bremst das ja nur sinnlos.
9) Gast (12.06.2007, 18:05 Uhr)
Zitat:
Original von BigWhoop
Leider kann halt so kein wirkliches Multithreading erfolgen. Was wohl an zu streben ist. Es geht hier nicht um die Bandbreite Augenzwinkern


Wieso sollte so kein Multithreading erfolgen können? Ich glaube, du solltest noch ein wenig über die Funktionsweise von CPUs recherchieren. Nach deiner Rechnung müsste dann bei 20 CPUs und 2 GB Speicher dann ja jeder nur ~100MB Speicher haben. Was mache ich denn da, wenn die CPU ein Programm verarbeitet, dass 1 GB an Speicher braucht? Und wenn der RAM dann von den anderen CPUs genutzt wird hätten die ja nix mehr, außerdem wäre dann durch die Latenz der "Fremsspeicherzugriffs" sämtlicher Geschwindigkeitsvorteil aufgehoben. Also sinnvoll ist das alles nicht.
10) BigWhoop (12.06.2007, 18:20 Uhr)
so ein schmarn smile sowas habe ich nie gesagt !
11) Gast (14.06.2007, 17:09 Uhr)
Ich schätze was BigWhoop gemeint hat ist einfach das nicht beide Cores gleichzeitig auf den Arbeitsspeicher zugreifen können sondern immer nur einer auf einmal. Dies hätte natürlich vorteile wenn jede eine andere Anwendung bedient. Bei einer Multicore anwendung könnte es da zu problemen kommen. Aber zum Glück muss ich mir darüber meinen Kopf nicht zerbrechen *g*. Zumindst falls ich es richtiv erstanden habe?!
12) MaxAJoM (21.06.2007, 14:05 Uhr)
Also schön, auf spezielen Wunsch von BW gebe ich mal hier meine Meinung zum Besten:

Triple Channel schön und gut, bringt vielleicht auch was aber WAS GENAU?
Hat sich schonmal jemand diese Frage gestellt?
Wie jetztv eigentlich schon jeder weiß, ist verbirgt sich hinter der DC Technik nichts anderes, als die Fähigkeit des Memorycontrollers seine beiden Memorychannel simultan ansteuern zu können.
Wenn man sich diese Technik mal genauer vor Augen führt ist dies nicht zwangsläufig mit einer Bitbreitenverdopplung des Speicherinterfaces verbunden, denn auf wenn beide Channel zwar gleichzeitig angesteuert werden KÖNNEN Müßen die Daten, die im Ram sind zu gleichen teilen auf Channel A und auf Channel B liegen. Ist das nicht der Fall hat man zwar immernoch DC Modus, aber die Daten werden von einem RAM Riegel trotzdem immernoch nur mit 64Bit(Normalmodus ohne EEC Paritybits) gelesen/geschrieben. Erst wenn die Daten auf beiden Ram Riegeln liegen kann man mit 128Bit lesen, also von beiden gleichzeitig.
Noch etwas: Channel A und Channel B werden interleaved ineinander Adressiert, so erreicht man eine gleichmäßige STETIGE Verteilung der Daten. Dann gibt es selbstverständlich Experten, die auf einen Channel 1Gb packen und 2Gb in Channel B.....das ist Sinnlos! Warum kann jetzt mal jeder selber beantwortensmile
Was macht Trilple Channel.....na ja, eben dasselbe was DC macht eben nur mit 3 MemoryChannel...bedeutet effektiv für den User, dass er a), Noch mehr Speicher kaufen muß, b) Noch mehr geld ausgeben muß um davon zu profitieren, c)Diese technik noch empfindlicher sein wird und er mit noch mehr Problemchen rechnen muß und d) er damit effektiv ein 192 bit Speicherinterface hat, das ebenfalls nur nutzen bringt, wenn die Daten in dem Fall gleichmäßig auf 3 Channel verteilt liegen.
das ist auch gleichzeitig die Antwort auf die Frage warum man nicht den Speicher Multithreaded machen kann zumindest nicht mit der nutzung der vollen Bandbreite bei Triple/DualChannel, die weiderum mit einer verschachtelten Addressierung der 3 SpeicherChannel verbunden wäre.
Warum das so ist wird jetzt geklärt:
Ein RAM Riegel ist ein popeliger Baustein, dessen Aufgabe es ist ist irgentwas zu speichern bereitzustellen. Von der Art des Dienstes her vergleichbar mit einer Festplatte, jedoch nur kompakter mit niedrigerer Kapazität und völlig anderer Funktionsweise. eine Tatsache haben aber (fast) alle Geräte in einem Rechner gemeinsam, nämlich die beschränktheit der Ressourcen. EINE RESSOURCE KANN ZUR SELBEN ZEIT NUR EINMAL GENUTZT WERDEN. Das ist eine Tatsache, die die wenigsten begreifen, obwohl es doch so einfach ist. Aus einer Flasche Cola können zwar 2 Leute oder mehr trinken, aber es wird nur ABWECHSELND draus gesoffen und nicht gleichzeitig. Genau so verhält es sich auch mit einer Festplatte oder dem RAM(jeder Riegel einzeln betrachtet). Die Festplatte arbeitet ihre Befehle hintereinander ab, sie selbst hat keine Ahnung wer was haben will.
Genauso wenig weiß sie, ob Befehl A oder Befehl B vom 2 verschiedenen Prozessen kommen oder von dem selben. Für den RAM gilt dasselbe.
Ein RAM Riegel kann auch nur einmal zur selben Zeit ausgelesen, beschrieben werden.Obwohl es Aktionen gibt, die gelichzeitig stattfinden können, aber das schenke ich mir das hier zu erklären.
Die kommunikation von Memorycontroller und RAM Riegel läuft über das Speicherinterface, das neben den Datenleitungen auch Steuerleitungen hat. Diese Steuerleitungen werden beim lesen anders beschaltet als beim Schreiben u.s.w. daher kann es auf dem selben RAM Riegel niemals gleichzeitig einen Lesevorgang und einen Schreibvorgang geben....
Deswegen gibt es Hardwareaushandlungen. Bei AMD Dualcores macht das die Crossbar Switch, die im Prozessor sitzt und bei Intel kümmert sich die Northbridge darum. Deswegen braucht INtel auch Duo Core fähige Chipsätze.
Was wird da gemacht? Ganz einfach...es findet eine schlichtung zwischen Core 0 und Core 1 statt, wenn beide auf den RAM zugreifen wollen entscheidet die CrossBar Switch wer den Zuschlag bekommt. Jetzt sind wir bereits bei dem großen Nachteil der Dualcore Technologie, denn auf wenn es 2 physikalische Kerne gibt, alles andere auf dem Board gibts eben nur einmal, daher können 2 Kerne auf einem Board eben nicht völlig simultan arbeiten(intern schon, daher wird der Cache auch immer größer)sondern müssen von Hardwareschlichtern ihre Ressourcen zugeteilt bekommen.
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Zitat:
Hardware-Mag Artikel
In diesen aktuellen Spekulationen, und so muss man diese noch betrachten, da sich Intel ja noch komplett bedeckt hält zu dem Thema, geht es um einen skalierbaren Memory-Controller, welcher in der Lage sein soll, neben Single- und Dual-, nun auch noch Triple-Channel zu unterstützen, dann aber definitiv mit Verwendung von DDR3-Speicher. Als Rechenbeispiel gibt man, bei Verwendung von PC3-12800 (DDR3-1600)-Speicher, eine theoretische Bandbreite von 38,4 GB an, welche das 1,8-fache der derzeitig maximalen 21,3 GB darstellen würde.

Schicke Bandbreitenangabe.....38.4GB.......pro Stunde oder Pro Sekunde?
Wäre es ersteres wäre der Wert nicht wirklich toll in Anbetracht der Tatsache, dass er schlechter ist als der von USB 2.0 unter realen Bedingungen.....
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Nochmal ganz speziell für Empy:
Tolle Werte wie z.B. 38,4 GB/s Speicherbandbreite lassen logischer Weise jedem das Herz höher schlagen aber nachgedacht hat keiner von denen.
Hast du 38,4 GB RAM in deinem Rechner? Wozu brauchst du dann die theoretische potentielle Möglichkeit 38,4 GB pro Sekunde in deinen RAM zu ziehen?Und vorallem aber kennst du eine Festplatte oder irgentein anderes Gerät, dieses Datenvolumen Pro Sekunde von A nach B schaufelt?
Die 38,4 GB/s müssen schon von irgentwo herkommen meinst du nicht auch?
Deine Grafikkarte hat eigenen Speicher......
Hast du dir mal die zeit gegönnt dir die Speicherauslastung der einzelnen laufenden Prozesse von einem Taskmanager deines Vertrauens anzeigen zu lassen?Da sind so im Durchschnitt pro Prozess n paar MB.....
Noch toller ist es aber wenn man jetzt den Satz genau durchliest.....denn er sagt jedeglich, dass der
Speicherbus zwischen Memorycontroller und RAM Riegel soviel übertragen KANN, aber das wird sowieso nicht passieren, der grund liegt in der Funktionsweise von DDR RAM....


Ich glaube jetzt reichts erstmal.....
13) BigWhoop (21.06.2007, 14:15 Uhr)
Ich sage immer besser spät als nie smile

Vielen dank Max für das was ich nicht fähig war zu sagen!

Danke
14) Warhead (21.06.2007, 19:43 Uhr)
Zitat:
Schicke Bandbreitenangabe.....38.4GB.......pro Stunde oder Pro Sekunde?
pro sekunde naturellmon. dachte eigentlich das sollte klar sein Augenzwinkern
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