Qimonda fertigt ersten 2 Gbit-DDR3-Chip in 46 nm


Erschienen: 05.11.2008, 19:30 Uhr, Quelle: Hardware-Mag, Autor: Patrick von Brunn

Die Qimonda AG hat heute den Start der kommerziellen Fertigung von DRAM-Chips auf Basis seiner neuen Buried Wordline-Technologie bekannt gegeben. Qimondas Umsatz im Oktober enthielt bereits die ersten Verkäufe von 1 Gbit-DDR2-Speicherchips mit Strukturbreiten von 65 nm, die mit dieser neuen Technologie produziert wurden. Darüber hinaus hat Qimonda mit der Buried Wordline-Technologie die ersten Chips der nächsten Generation mit 46 nm-Strukturbreite hergestellt und den wahrscheinlich kleinsten 2 Gbit-DDR3-Chip mit dieser Technologie produziert. Die Buried Wordline-DRAM-Technologie kombiniert nach Angaben von Qimonda Leistungsfähigkeit, niedrigen Stromverbrauch und kleine Chipgrößen. Der Start der Massenproduktion der neuen 46 nm-Speicherchips ist für Mitte nächsten Jahres geplant.

Qimonda hatte im Februar 2008 eine neue Technologie-Roadmap und die ersten Funktionsmuster auf Basis der Buried Wordline-Architektur präsentiert. Diese Architektur kombiniert die stromsparenden Vorteile der früheren Trench-Technologie mit einem Standard-Stack-Kondensator. Mit dem Buried Wordline-Konzept ist ein Durchbruch in der DRAM-Zell-Technologie gelungen, weil es die Herstellung vollständig vertikaler Zellen erlaubt. Darüber hinaus ermöglicht die Buried Wordline-Technologie eine Reduktion der Zellgrößen auf nur 4F² (dabei entspricht die Zell-Oberfläche nur dem Vierfachen der kleinsten Struktur-Größe des Chips). Die erste Generation der 65 nm-Buried Wordline-Technologie reduziert bereits die Zellgröße auf 6F² gegenüber 8F² bei der 75 nm-Technologie, die zurzeit in der Volumenproduktion bei Qimonda eingesetzt wird. In Kombination mit der kleineren Feature-Größe ermöglicht die 65 nm-Technologie eine Erhöhung der Bits pro Wafer um mehr als 40 Prozent gegenüber der 75 nm-Trench-Technologie. Die 46 nm-Technologie mit einer Zellgröße von 6F² wird dann gegenüber der 65 nm-Buried Wordline-Technologie mehr als die doppelte Anzahl Bits pro Wafer ermöglichen.

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