Infineon präsentiert Tunnel-Feldeffekt-Transistoren


Erschienen: 16.12.2004, 13:00 Uhr, Quelle: E-Mail, Autor: Patrick von Brunn

Auf dem IEEE International Electron Devices Meeting (IEDM) 2004 in San Francisco (13. bis 15. Dezember 2004) präsentierte Infineon mehrere technische Vorträge. So wurde unter anderem in Zusammenarbeit mit der Technischen Universität in München ein neues skalierbares Transistorkonzept für stromsparende digitale und analoge Schaltungen vorgestellt. Erstmals konnten Tunnel-Feldeffekt-Transistoren (TFETs) in einem Standard-Silizium-Prozess mit ausgezeichneten statischen und dynamischen Design-Parametern gefertigt werden.

Auf Basis der neuen Transistoren wurde eine Familie an Low-Power-Logikschaltungen entwickelt, um die Kompatibilität mit der Standard-CMOS-Technologie bzw. -Schaltungs-Design und die extrem geringe Leistungsaufnahme zu demonstrieren. "Der quantenmechanische Tunneleffekt, der bisher oft als parasitärer Effekt angesehen wurde, liegt hier dem Betrieb des neuen Bauelements zugrunde", sagte Thomas Nirschl, Entwicklungsingenieur bei Infineon und derzeit mit dem TFET-Forschungsprojekt an der Technischen Universität in München betraut.

Die Fortschritte in der Mikroelektronik, wie sie in Moore`s Law definiert sind, basieren auf ständig weiter optimierten, kosteneffektiven Materialien, Prozessen und Technologien. Halbleiterhersteller wie Infineon unternehmen dabei große Anstrengungen, um die Prozessgeometrien ständig weiter zu reduzieren. Allerdings steht die weitere Skalierung von herkömmlichen Bulk-CMOS-Transistoren auf dem Weg zur 45 nm Technologie großen Herausforderungen gegenüber, wie sie auch in dem Fahrplan der ITRS (International Technology Roadmap for Semiconductors) beschrieben werden. Die ITRS erwartet die Einführung der 45 nm Technologie bis 2010.

Eine potenzielle Lösung für aktuelle Probleme sind quantenmechanische Tunnel-Feldeffekt-Transistoren (TFET). Durch das unterschiedliche Funktionsprinzip im Vergleich zu Standard-MOSFETs lassen sich TFETs besser für kleinere Geometrien skalieren und mit reduzierten Versorgungsspannungen betreiben. Die von Infineon und der TU München präsentierte TFET-Struktur arbeitet mit einer Tunnelschicht auf der Source-Seite des Transistorkanals. Im nichtleitenden Zustand besteht eine relativ große pn-Dioden-Sperrschicht zwischen Source und Drain. Damit werden sehr kleine Leckströme erreicht. Wenn durch Anlegen einer Durchlassspannung am Gate ein leitender MOS-Kanal ausgebildet wird, dann entsteht ein Zener-Tunnelstrom mit einer steilen Anschalt-Charakteristik. Den Forschern ist es erstmals gelungen, einen TFET auf Basis eines Standard-CMOS-Prozesses ohne Modifikationen herzustellen. Für die Fertigung wurden zwei verschiedene Prozesstechnologien (130 nm und 90 nm) genutzt, um die Skalierbarkeit der TFET-Funktionalität zu zeigen. Eine, an der TU München entwickelte TCMOS (TFET-CMOS) Low-Power-Logikfamilie kann Standard-CMOS-Funktionen direkt ersetzen. Es wurden verschiedene Schaltungen gefertigt, die die Silizium-Kompatibilität in Bezug auf den Prozess und die Funktionalität des TFET zu Standard-MOSFETs demonstrieren. Die TCMOS-Schaltungen zeigten eine um den Faktor 100 geringere statische Leistungsaufnahme, abhängig von den Eingangsvektoren.

Infineon konnte für die TFETs bei einer Spannung von VDS = VGS = 0,6 V einen Verstärkungsfaktor von 110 messen. Damit sind die TFETs ideal für analoge Low-Voltage-Schaltungen. Das TFET-Funktionsprinzip kann auch auf andere MOS-Bausteine angewandt werden. Durch ihren integrierten Substrat/Well-Kontakt sind die TFETs prädestiniert für Technologien mit partieller Ladungsentleerung wie PDSOI (Partially Depleted Silicon On Isolator), da hier der von Standard-PDSOI-MOSFETs bekannte Floating-Body-Effekt verhindert wird. Prozess- und Bauelemente-Simulationen haben gezeigt, dass die von Infineon entwickelten TFETs ohne Short-Channel-Effekte auf Strukturen bis zu 20 nm skaliert werden können. Damit können dickere Gate-Oxid-Schichten verwendet und der Einsatz von High-k-Dielektrika hinausgezögert werden.

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