Intel President und CEO Paul Otellini präsentierte auf dem Intel Developer Forum (IDF) in San Francisco den weltweit ersten Silizium-Wafer mit funktionsfähigen Chips deren Transistoren eine Strukturbreite von 22 nm aufweisen. Die Test-Chips enthalten Logik und SRAM-Speicher, die in künftigen Mikroprozessoren eingesetzt werden. Otellini zeigte zudem die nächste Chip-Generation mit 32 nm Strukturbreite (Codename Sandy Bridge) und kündigte an, im Lauf des vierten Quartals 2009 mit der Herstellung von für den Verkauf bestimmten Prozessoren zu beginnen. Darüber hinaus gab der Intel CEO einen Ausblick auf das Intel Atom Developer Program, das die Entwicklung von Anwendungen für Netbooks und andere Atom Prozessor basierten Produkte fördern soll.
Der von Otellini gezeigte 22 nm Wafer besteht aus einzelnen Silizium-Chips mit insgesamt 364 Millionen Bits SRAM (Static RAM) Speicher und verfügt über mehr als 2,9 Milliarden Transistoren auf einer Fläche, die nicht größer ist als ein Fingernagel. Die Chips integrieren die bis heute kleinste funktionsfähige SRAM Zelle mit winzigen Ausmaßen von 0,092 Quadratmikrometer (1 Mikrometer ist ein Tausendstel eines Millimeters). Diese Bauelemente setzen auf die dritte Generation Hi-k Metal Gate Transistortechnologie, die für mehr Leistung und eine Reduzierung der Leckströme sorgt. Das 32 nm-Herstellungsverfahren ist zertifiziert und die ersten Westmere Prozessor-Wafer werden bereits produziert. Im Lauf des vierten Quartals 2009 wird Intel mit der Herstellung von für den Verkauf bestimmten Prozessoren beginnen.
Nach der Umstellung auf das 32 nm Herstellungsverfahren wird im Jahr darauf Intels neue Mikroarchitektur (Codename Sandy Bridge) eingeführt. Diese integriert erstmals einen Grafikkern der sechsten Generation und den Prozessorkern auf einem einzigen Silizium-Chip. Zudem verfügt Sandy Bridge über AVX Instruktionen für beschleunigte Fließkommaberechnungen sowie Media- und weitere rechenintensive Software.
