Auf dem International Electron Device Meeting (IEDM) präsentierten IBM und AMD Details zum Einsatz von Immersionslithographie, Ultra-Low-k-Interconnect-Dielektrika und mehrerer verbesserter Transistor-Strain-Verfahren in der Herstellung der 45 nm-Mikroprozessor-Generation. AMD und IBM rechnen für Mitte 2008 mit der Verfügbarkeit der ersten 45 nm-Produkte, die unter Verwendung dieser Prozesse gefertigt werden.

In der aktuellen Prozesstechnologie wird konventionelle Lithographie genutzt, die zu erheblichen Einschränkungen bei Designs jenseits der 65 nm-Prozesstechnologie-Generation führt. "Bei der Immersionslithographie wird der Raum zwischen dem Projektionsobjektiv des Stepper-Lithographiesystems und dem Wafer mit einer transparenten Flüssigkeit gefüllt. Diese wichtige Verbesserung des Lithographieprozesses ermöglicht eine erhöhte Tiefenschärfe und eine verbesserte Bildpräzision, die einen Beitrag zur Verbesserung der Performance auf Chip-Ebene und der Fertigungseffizienz leisten kann", sagt Dr. Hans Deppe, Corporate Vice President und Geschäftsführer von AMDs Fertigungsstandort in Dresden. Mit dieser Immersions-Technik verschaffen sich AMD und IBM Produktionsvorteile gegenüber Mitbewerbern, so die beiden Unternehmen in der heutigen Pressemitteilung. Beispielsweise wird die Performance einer SRAM-Zelle um circa 15 Prozent aufgrund dieses verbesserten Prozesses erhöht, ohne dass kostenaufwändigere Doppelbelichtungsverfahren erforderlich sind.

Darüber hinaus ist die Verwendung von porösen Ultra-Low-k-Dieleketrika zur Reduzierung der Interconnect-Kapazität und der Leitungsverzögerung ein kritischer Schritt zur weiteren Verbesserung der Performance und zur Verringerung der Verlustleistung von Prozessoren. Dieser Fortschritt wird durch die Entwicklung einer branchenführenden Ultra-Low-k-Prozessintegration ermöglicht, die die dielektrische Konstante der Interconnect-Dielektrik reduziert und gleichzeitig die mechanische Festigkeit wahrt. Darüber hinaus ermöglicht der Ultra-Low-k-Interconnet eine Reduzierung der leitungsbezogenen Verzögerung um 15 Prozent im Vergleich zu konventionellen Low-k-Dielektrika.

Die ständige Verbesserung der Transistor-Strain-Techniken hat die laufende Erhöhung der Transistorleistung ermöglicht, während gleichzeitig die geometriebezogenen Skalierungsprobleme im Zusammenhang mit der Umstellung auf 45 nm-Prozesstechnologien umgangen werden. Trotz der erhöhten Packungsdichte der Transistoren der nächsten Generation haben IBM und AMD eine 80-prozentige Steigerung des Ansteuerungsstroms des P-Kanal-Transistors und eine 24-prozentige Erhöhung des Ansteuerungsstroms des N-Kanal-Transistors im Vergleich zu nicht verspannten Transistoren nachgewiesen. Dieser Fortschritt führt zur höchsten bislang dokumentierten CMOS-Performance bei 45 nm.